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XilinxのFPGAのDSP48E1のシミュレーションをしているけど全部の信号性が表示されてもデバッグしにくいから、デバッグで使うものを優先して綺麗に並べるtcl自動生成ツールを作ってみた。信号線に複数の属性を付与しておて、必要な属性の色を変更することも。シグナルスクレイパーと名付けてみた😆

tclでadd_waveを直接テキストで作っても、いいのだが、verilogのファイルをバージョンアップするたびにデバッグ用のtclファイルをメンテするのは、面倒なので、自動生成ツールにしました。
自作しなくても、どっかにツールが落ちていたりするのかな。でも1日かからずに、できたしいいか。😀

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